„Reduced Instruction Set Computer V“, kurz RISC-V, wurde an der University of California in Berkeley von Krste Asanovic und David A. Patterson zusammen mit Industriepartnern entwickelt. Das Projekt entstand aus einer Reihe von akademischen Forschungsprogrammen zur parallelen Software- und Hardwareentwicklung.

Die Berkeley Source Distribution (BSD)-Lizenz ist ein entscheidendes Unterscheidungsmerkmal zu anderen Befehlssatzarchitekturen (Instruction Set Architectures, ISA). Sie ermöglicht es den Nutzern, RISC-V-Kerne ohne Lizenzgebühren zu entwickeln, herzustellen und zu verkaufen, während proprietäre Implementierungen nicht für Kunden oder Wettbewerber offen sein müssen.

Ist RISC-V von Dauer?

Eines der Ziele von RISC-V war eine kleine, offene ISA, die für schnelle, leistungsstarke und energieeffiziente Prozessoren optimiert ist. Sie kann einfach in FPGAs, ASICs und benutzerdefinierte CPUs implementiert werden und unterstützt alle Mikroarchitekturen, die meisten Programmiersprachen und Software-Stacks. Die ISA ist festgelegt, sodass heute geschriebener Code auch auf zukünftigen Prozessorkernen läuft, wenn diese dieselbe Basis-ISA mit identischen Erweiterungen verwenden.

Die Technologie wird von RISC-V International, dem Nachfolger der RISC-V-Stiftung, überwacht. Die ursprünglichen Autoren und Eigentümer haben ihre Rechte an diese Stiftung übertragen.

RISC-V bietet drei verschiedene Basis-ISAs: RVI32I für 32-Bit-Hardware, RV64I für 64-Bit und RV128I für 128-Bit. Eine besondere Variante des RVI32I für Embedded-Systeme ist RV32E mit nur 16 Registern.

Die RV32I-Befehle basieren auf sechs Formaten:

Befehlstyp R: Register-zu-Register-Operationen

Befehlstyp I: Short Immediates und Load-Operationen

Befehlstyp S: Speichern von Datenwörtern

Befehlstyp B: Bedingte Verzweigung

Befehlstyp U: Upper Immediates

Befehlstyp J: Jump-Anweisungen

Diese Formate sind die Grundlage für Integer-Befehle wie Steuerung, Laden/Speichern, Registermanipulation und Debugging. In RV32I sind alle diese Befehle 32 Bit breit und verwenden nur einen Taktzyklus. Dies unterscheidet sich deutlich von anderen ISAs, z. B. ARM-32 oder x86-32, wo die Befehle mehrere Zyklen benötigen.

In den letzten Jahren haben viele Hersteller RISC-V-Kerne, CPUs und MCUS entwickelt, wodurch die Technologie ausreifen und anfängliche Probleme überwinden konnte.

Silizium mit einer modernen ISA

Eines der Vorreiterunternehmen für RISC-V-Kerne ist Andes Technology, ein Mitglied von RISC-V International. Ihr aktuelles Vorzeigeprodukt ist der 64-Bit-Kern AX45MP.

Diese Multicore-CPU-IP ist ein 8-stufiger superskalarer Prozessor auf der Grundlage der AndeStar V5-Architektur. Er unterstützt die RISC-V-Standarderweiterungen „G (IMAC-FD)“, die 16-Bit-Kompressionsbefehle „C“, die DSP/SIMD-Erweiterung „P“ (Entwurf), die Interrupt-Erweiterung auf Benutzerebene „N“ und die Andes-Leistungs-/Funktionserweiterungen für schnellere Speicherzugriffe und Verzweigungsverarbeitung sowie die Andes Custom Extension (ACE) zum Hinzufügen benutzerdefinierter Befehle. Er verfügt über eine MMU für Linux-basierte Anwendungen, Verzweigungsvorhersage für eine effiziente Verzweigungsausführung, Level-1-Befehls-/Daten-Caches und lokale Speicher für Zugriffe mit geringer Latenzzeit.

Der symmetrische Multiprozessor AX45MP unterstützt bis zu 4 Kerne und einen Level-2-Cache-Controller mit Befehls- und Daten-Prefetching. Der Kohärenzmanager implementiert das MESI-Protokoll zur Verwaltung der Level-1-Cache-Kohärenz, einschließlich der I/O-Kohärenz für Bus-Master ohne Cache. Zu den weiteren Merkmalen des AX45MP gehören ECC für Soft-Error-Protection im Level-1/2-Speicher, Platform-Level Interrupt Controller (PLIC) mit Erweiterungen für Vectored Dispatch und prioritätsbasierte Preemption, CoDense, StackSafe zur Verbesserung der Softwarequalität sowie QuickNap, PowerBrake und WFI für die Energieverwaltung.

Renesas Electronics hat diesen Kern in funktionierendes Silizium implementiert. Der RZ/Five-Mikroprozessor enthält einen RISC-V-CPU-Kern (AX45MP Single) mit 1,0 GHz und eine 16-Bit-DDR3L/DDR4-Schnittstelle. Darüber hinaus verfügt er über zahlreiche Schnittstellen wie Gbit-Ethernet, CAN und USB 2.0, wodurch er sich für Applikationen wie die Steuerung von Gateways für soziale Infrastrukturen der Einstiegsklasse und für industrielle Gateways eignet (Abbildung 1).

Abbildung 1: Blockdiagramm des RZ/Five (Quelle: Mouser)

Der RZ/Five (Abbildung 2) wird in 13 mm x 13 mm BGA-361 und 11 mm x 11 mm BGA-266 Gehäusen angeboten. Die BGA-361-Variante enthält eine 2-Kanal-Gigabit-Ethernet-Schnittstelle. Die BGA-266-Variante bietet eine 1-Kanal-Gigabit-Ethernet-Schnittstelle.

Abbildung 2: Der RZ/Five RISC-V-Mikroprozessor

Das Evaluierungsboard hilft festzustellen, ob der RZ/Five zur Lösung von Designproblemen geeignet ist. Es bietet eine komplette Demonstrations- und Entwicklungsplattform für den RZ/Five RISC-V-Mikroprozessor. Die RZ/Five MPU verfügt über einen RISC-V-CPU-Kern (AX45MP Single) mit 1,0 GHz und eine DDR3L/DDR4-Schnittstelle mit 16 Bit. Das Gerät verfügt außerdem über eine Vielzahl von Schnittstellen wie Gbit-Ethernet, CAN und USB 2.0 und ist damit ideal für die Steuerung von sozialen Infrastruktur-Gateways und Industrie-Gateways der Einstiegsklasse geeignet.

Das Evaluierungsboard-Kit besteht aus einer Modulplatine (SOM) (Abbildung 3) und einer Trägerplatine. Das Carrier-Board kann auch mit RZ/G2L-, RZ/G2LC- und RZ/V2L-Modulen verwendet werden, die auf dem SMARC v2.1-Standard basieren. Dieses Design ermöglicht dem Benutzer eine nahtlose und flexible Auswertung zwischen diesen Geräten.

Abbildung 3: Aufbau der Modulplatine

Die Zukunft für RISC-V

Die offene Architektur in Verbindung mit dem modernen Pipeline-System machen RISC-V-Kerne zu einer ernsthaften Bedrohung für geschlossene, proprietäre IP-Cores. Das Fehlen von verzögerten Verzweigungen und Statuscodes ermöglicht eine schlanke CPU-Struktur. Da immer mehr Hardwareentwicklungs- und -herstellungsunternehmen RISC-V-Silizium implementieren, könnte dieser Befehlssatz eine sehr dominante Rolle auf dem Halbleitermarkt einnehmen.